PLL&数字PLL

前言：随着当前数字SOC等IC设计技术的发展，越来越多的模拟电路模块被数字化。数字化显然会带来如更好的稳定性、移植性等优点，并且易于分析、结果可预测。本文中将介绍传统的锁相环（PLL：Phase-Locked Loop）的工作原理，以及数字化为可在CMOS-ASIC中实现的全数字锁相环（ADPLL：All-Digital PLL）。

PLL

上框图为传统的模拟PLL，显然主要有PD、LF、VCO三大主要构成。首先介绍的是压控振荡器VCO，一般模拟电路实现的该模块有如下的特性曲线，也就是输出信号的频率与输入的电压（在工作范围内）成线性关系：

$$
F_{VCO} = \omega_o + K_{vco}\cdot u_c
$$

现在将振荡器输出的信号表示为：

$$
u_o(t) = A_{o} \sin(\omega_o t + \theta_o)
$$

输入（目标）信号表示为：

$$
u_i(t) = A_i \sin(\omega_i t + \theta_i)
$$

现在介绍鉴相器，其实就是常说的混频器，数学上来看就是乘法器。经过PD后，得到的信号为：

$$
u_d(t) = u_i(t) \times u_o(t)
= \frac{A_o A_i}{2} \cos [ (\omega_o - \omega_i)t + \theta_o - \theta_i ] - \frac{A_o A_i}{2} \cos [ (\omega_o + \omega_i)t + \theta_o + \theta_i ]
$$

那么接下来将PD出的信号经过环路滤波器LF（是低通滤波器），滤掉高频就得到了要“锁”的输入输出信号的频差&相差：

$$
u_c(t) = \text{LF}(u_d(t)) = \frac{A_o A_i}{2} \cos [ (\omega_o - \omega_i)t + \theta_o - \theta_i ]
$$

为了方便理解，先假设现在频率已经锁上了。那么：

$$
u_c(t) | _{Lock} = \frac{A_o A_i}{2} \cos (\theta_o - \theta_i)
$$

也就是说此时滤波器出来的就是一个稳定的电压，并且显然VCO的稳定点特性为：

$$
F_{VCO}(\frac{A_o A_i}{2} \cos (\theta_o - \theta_i)) = \omega_i
$$

这就是叫锁相环的原因了，因为在跟随输入信号的情况下会有一个固定的相差。当然了，这个相位差显然是由VCO决定的，因为从VCO的公式上来看，如果中心工作点就是对于输入目标信号的频率那么相位差就是0了，然而不管怎么设计都不可能是一样的而且是时变的

锁相环为什么可以跟踪并锁定频率，就需要从负反馈的系统环路去分析了，在下节关键参数中分析。这边简单的从时域上用语言感受一下，来方便理解：

1. 刚上电时，振荡器在中心工作点附近的任何一个位置，起振时很可能是小于目标频率的
2. 此时滤波器的输出将会是以输入与输出频差为频率的余弦信号，该信号输入VCO，使得VCO的频率也开始近似余弦规律改变
3. 如果是越远离目标频率，那么震荡的瞬时频率就越快；反之亦然，在目标点附近越稳定
4. 所以想象一个VCO特征图上有一个初始工作点，往两侧去的话回来的速度就会更快，接着开始往中心走的过程会越来越慢，直到到达目标频率工作点
5. 此时变化率减至0，锁频成功

这一段过程也叫“频率牵引”。（注：这是个人理解，可能有误，建议读者自己脑补）

倍频器

原理很简单，就是把VCO出来的信号，做相应倍数的分频之后，再给鉴相器。

关键参数

在分析之前，我们需要把之前的信号模块组成的模型，转化为相位模型，PLL的输入为信号相位：

$$
\Phi_{i} = \omega_i\cdot t + \theta_i
$$

VCO的输出信号相位信息：

$$
\Phi_{o} = \int\omega_{vco}\cdot dt + \theta_o
$$

现在需要把VCO的原公式进行变换：

$$
\omega_{vco} = \omega_0 + K_{vco}\cdot u_c
\\
\downarrow \\
\Phi_o = \theta_o + \omega_0t + K_{vco}\int u_c dt
$$

从PD出去的信号，从频谱上来看有高端的“叠频”和低端的“差频”，暂且分为两个相位信息表示：

$$
\Phi_{d-H} = \Phi_i + \Phi_o
\\
\Phi_{d-L} = \Phi_i - \Phi_o
$$

现在可以从中踢掉高端相位信息，而又不影响分析。因为叠频的频点与差频相离非常远，经过LP后基本被衰减至可忽略。所以：

$$
\Phi_d = \Phi_{d-L} = \Phi_i - \Phi_o
$$

很显然了，这里的相位差构成了负反馈，PLL系统转化为如下图所示控制框图。之后将从负反馈环路的角度去分析PLL的稳定性等性能参数。

原理讲解中说到的环路滤波器，是决定系统性能的一个重要环节，因为滤波器一般具有相频等会影响环路稳定性的特性。正如上图中，我们采用一般的表示方法，将环路滤波器建模为传递函数：

$$
F(s)
$$

那么，我们很快速地写出整个负反馈环路的传递函数：

$$
PLL(s) = \frac{Open(s)}{1+Open(s)}
\\
Open(s) = K\cdot F(s) \cdot \frac{1}{s}, K = k_{PD}k_{vco}
\\
\therefore PLL(s) = \frac{K\cdot F(s)}{s + K\cdot F(s)}
$$

所以，环路滤波器采用多少阶的设计，也决定了PLL的阶数。

接着就是分析极点稳定性、灵敏度、抗噪性等，懒得写了啊😜，传送门到前两年写的负反馈分析文章

ADPLL

数字化的PLL有很多类型，下图展示的只是其中一种（不用ADC），从IO信号上看就知道是锁数字信号的，而上面讨论的PLL是锁正弦信号的，当然本质上也还是找相位。

ADPLL的不同点：添加TDC（时间数字转换器，参考上一篇）和DTC辅助模块。以及完全数字化的PD和VCO，下图为非常巧妙的数字鉴相鉴频器结构：

其中，UP信号表示的是相位误差，经过TDC转化为离散信号，然后由DLF处理，这里数字环路滤波器可以直接使用高阶FIR、IIR都可以。接着，送入下图所示的数字振荡器DCO：